在高速时钟系统中，频率准确并不代表时钟质量一定好。相位噪声和抖动同样非常重要。尤其是在高速通信、SerDes、射频和数据转换系统中，时钟边沿的微小变化都可能影响系统的采样裕量和误码性能。PLL虽然可以产生高速时钟，但参考晶振本身的相位噪声也会影响最终输出。

在需要频率合成的系统中，不能只关注“晶振是多少MHz”，还需要关注频率稳定度、相位噪声、抖动、输出波形以及电源噪声性能。对于高速系统而言，一个低相位噪声的参考晶振往往比单纯追求更高的晶振频率更加重要。