我们经常会看到一些小数点后带有多位数字的晶振频率，例如19.6608MHz、3.072MHz、20.48MHz、33.1776MHz、25.000625MHz。大部分频率是根据系统需求反向推导得到的结果。

晶振只是整个时钟系统最基础的参考时钟，后面通常还会连接PLL倍频器、分频器，以及多个独立的外设时钟域。时钟设计的关键，是让各级时钟在倍频、分频以及通信协议之间尽量保持整数关系。这样既能方便时钟转换，也能减少频率误差和时序偏差。

整数分频

二进制分频

很多时钟设计会围绕2的幂展开，其优势是分频简单、误差小、也更容易实现。例如20.48MHz可以表示为2048×10kHz，类似的频率还有10.24MHz、5.12MHz等。这些频率看起来不像整数频点，但在系统内部非常规整，因为它们可以通过连续二分频构建完整的时钟体系。这类频率通常用于MCU、DSP或工业控制系统中。

PLL

理论上PLL可以通过倍频与分数分频生成任意目标频率，但频率合成会影响输出时钟的相位噪声与抖动性能。在高速接口应用中，时钟抖动会直接降低信号质量，例如增加误码率、降低信噪比或影响采样精度。

电磁兼容性

时钟信号本身会产生周期性电磁辐射，其频率及谐波可能与系统中的其他信号源发生耦合或干扰，包括开关电源频率、音频采样频率以及射频工作频段等。

历史设计

在许多通信协议中，时钟体系在早期设计阶段已经固定，包括参考频率、分频结构以及外设时序关系。

常用的频率有如下几个特点：

- 服务于标准协议：USB使用48MHz、Etherne使用25MHz或125MHz、视频系统常见27MHz或74.25MHz、RTC使用32.768kHz……

- 可以通过整数分频生成常见波特率或外设时钟，例如11.0592MHz能够无误差生成多个标准UART波特率；

- 出现在主流芯片的参考设计中，并且被多个厂商同时采用；

- 可直接购买到的标准晶振料号。

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