晶振不起振、频率偏低或振荡不稳定，很多时候并不是晶振本身的问题，而是PCB寄生参数，尤其是杂散电容（Cstray）没有被正确估算。 在Pierce振荡电路中，MCU引脚电容、PCB走线、焊盘、过孔以及晶振周围的地平面都会形成额外电容，改变晶振实际看到的负载电容。当杂散电容过大时，不仅会造成频率偏差，还可能降低起振裕量，严重时导致晶振无法正常起振。因此，晶振选型和PCB设计必须同时考虑CL、Cstray、外接负载电容以及振荡器的驱动能力。

什么是杂散电容Cstray？

杂散电容（Stray Capacitance）也叫寄生电容，是电子电路中由于导体之间天然存在的电场耦合形成的等效电容。晶振电路中的杂散电容主要来自：

MCU的OSC_IN/OSC_OUT引脚电容；

PCB晶振走线与地平面之间的耦合；

晶振焊盘及封装产生的寄生电容；

外接电容焊盘和走线；

过孔及相邻信号线之间的耦合。

在实际设计初期，杂散电容通常可以先按照2～5pF进行估算，3pF可以作为常用的初始计算值。这只是工程估算值，并不是所有PCB都固定为3pF。

晶振负载电容CL与杂散电容有什么关系？

对于典型的Pierce振荡电路，如果晶振两端的外接电容分别为C1和C2，则晶振实际看到的负载电容可以近似表示为：

CL ≈ (C1 × C2) / (C1 + C2) + Cstray

当C1=C2=C时

CL ≈ C/2 + Cstray

如果晶振要求的CL为18pF，并假设杂散电容Cstray为3pF，那么18pF ≈ C/2 + 3pF，C ≈ 30pF。在这个理想计算条件下，两侧外接电容可以初步选择30pF左右。但这只是理论起始值。如果实际PCB的杂散电容不是3pF，而是5pF，那么18pF ≈ C/2 + 5pF。此时外接电容理论值就变成约26pF。因此，我们需要结合实测频率和起振情况进行调整。

为什么实际杂散电容可能超过3pF？

MCU引脚电容

MCU的晶振引脚本身就存在输入/输出寄生电容。设计时如果只按照2pF进行估算，但实际器件在特定工作状态下达到更高的等效电容，就会使晶振实际负载明显增加。选型时应尽量查看MCU数据手册，而不是只采用一个固定的经验值。

PCB走线长度

晶振应该尽可能靠近MCU。当晶振与MCU之间距离较远时，OSC_IN和OSC_OUT走线本身就会形成额外寄生电容。尤其是在高密度PCB中，走线与参考地、相邻走线之间的耦合会进一步增加寄生参数。晶振走线越短越好，不要为了布局方便而将晶振放置在距离MCU较远的位置。

多层PCB中的地平面耦合

在四层或更多层PCB中，晶振走线下方如果存在连续地平面，信号线与地之间会形成额外的分布电容。如果走线过长、距离参考平面过近，就可能使实际Cstray明显高于设计初期估算值。

焊盘和过孔

过大的焊盘、过多的过孔以及不合理的走线方式，也可能增加寄生电容。在满足制造工艺和可靠性的前提下，晶振相关焊盘和走线应尽可能紧凑。

杂散电容过大，会造成什么问题？

对于无源晶振来说，它直接参与晶振负载条件的形成，因此可能同时影响：

频率 → 起振 → 起振裕量 → 稳态振荡 → 温度稳定性

如果实际负载电容大于设计值，最常见的表现就是晶振工作频率偏低。如果负载过重，还可能使MCU内部振荡器的负性阻抗余量下降，从而出现：上电不起振、冷启动失败、高温或低温下停振、起振时间变长、频率偏差过大、不同PCB批次表现不一致。

有源晶振也会受到杂散电容影响吗？

有源晶振与无源晶振的情况不同。有源晶振内部已经集成振荡电路，输出端提供的是已经经过内部电路处理的时钟信号，因此PCB上的杂散电容通常不会像无源晶振那样直接改变晶体的负载电容和起振条件。

如果输出端负载过大、走线过长或者存在明显的电容性负载，可能导致输出边沿变慢、驱动电流增加、信号完整性下降、振铃增加、抖动恶化、EMI问题加剧。因此，无源晶振需要重点关注晶体两端的寄生电容，而有源晶振则更多需要关注输出负载和信号完整性。

如何降低PCB中的杂散电容？

在PCB设计阶段，控制杂散电容通常比后期修改晶振参数更加有效。

1、将晶振尽可能靠近MCU的OSC_IN/OSC_OUT引脚，缩短晶振两端走线，避免不必要的绕线和过孔。

2、合理控制焊盘尺寸，避免晶振走线与高速数字信号、DC-DC电源节点等强干扰信号长距离平行。

3、保持良好的参考地和电源完整性。过近的参考平面和不合理的走线结构同样可能增加寄生电容，因此需要结合具体PCB叠层和布局进行优化。

一个实际案例

假设晶振规格书要求CL = 18pF，设计初期按照Cstray = 3pF进行计算，并选择27pF外接电容。但实际测试发现晶振输出频率偏低。这时可以考虑实际Cstray可能高于最初估算值，例如约5pF。按照：CL ≈ C/2 + Cstray重新计算后，可以将外接电容从27pF适当降低。尝试22pF再通过实际频率、起振时间和工作温度进行验证。

晶体本身的负载特性、MCU振荡器参数、PCB寄生参数以及测量方法都可能造成频率偏差，需要结合实际测试确认。

晶振选型不能只看CL

在无源晶振设计中，CL非常重要，但不能把它作为唯一参数。实际选型还需要综合考虑频率、CL、ESR、驱动功率、起振裕量、工作温度、老化率、MCU振荡器等参数。当MCU内部振荡器驱动能力有限时，即使晶振频率和CL完全匹配，如果ESR过高或者实际负载过重，也可能出现不起振问题。

KOAN晶振

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