发布时间:2024-07-09
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占空比(Duty Cycle)是周期性信号中,高电平持续时间占整个信号周期的比例,通常以百分比表示。对于数字时钟信号,理想的50%占空比表示高电平与低电平持续时间相等。占空比是有源晶振的重要输出参数之一,会影响数字电路的时序裕量、同步性能、频率分频及电磁兼容性表现。
方波信号的占空比计算公式为:

其中:
- 高电平持续时间:一个周期内信号保持高电平的时间,为T_high
- 信号周期:一个完整高低电平循环的时间,为T_total
例如,一个时钟周期为10ns,高电平持续时间为5ns,占空比 = 5ns ÷ 10ns × 100% = 50%。

无源晶振本身是晶体谐振器,不直接输出标准数字方波。它需要与MCU、芯片或外部振荡电路配合工作,振荡电路通常在晶振两端形成近似正弦波信号。由于正弦波没有明确的高电平和低电平概念,因此无源晶振本身通常不以“占空比”作为关键规格参数。当无源晶振的信号经过芯片内部缓冲器、比较器或外部整形电路转换为数字时钟信号后,才可以对该数字输出信号测量和定义占空比。
有源晶振内部集成晶体、起振电路和输出缓冲器,可直接输出CMOS、LVCMOS、LVTTL、LVDS、HCSL等时钟信号。对于CMOS或LVCMOS方波输出,占空比通常设计为接近50%。实际占空比会受到器件内部电路、工作电压、温度、输出负载和测试阈值的影响。许多有源晶振的规格书会将占空比规定为45%~55%,但具体范围必须以对应型号的规格书为准。不同输出逻辑的占空比测量阈值也可能不同。例如,CMOS/LVCMOS输出通常以规定电压阈值测量高、低电平时间;差分时钟则通常以差分交叉点定义占空比。
50%占空比表示高、低电平时间相等,有助于数字电路在时钟的上升沿和下降沿之间获得均衡的时序空间。对于双边沿采样、倍频、分频、PLL和高速接口等应用,占空比偏差可能压缩某一半周期的时序裕量,增加建立时间或保持时间违例的风险。
占空比偏差过大时,某一逻辑电平的持续时间会变短。若下游芯片对最小高电平宽度或最小低电平宽度有要求,过大的占空比失真可能造成触发异常、分频错误或接口同步问题。需要说明的是,占空比偏差通常影响的是时序裕量,而非简单地导致“信号丢失”。是否会产生功能异常,取决于接收端芯片的时钟规格和系统工作频率。
3. 影响谐波与EMI表现
理想50%占空比的对称方波具有特定的谐波分布特征。当占空比偏离50%时,频谱中的谐波成分会发生变化,可能增加部分偶次谐波或特定频点的能量。不过,系统EMI并不只由占空比决定。时钟边沿速度、输出摆幅、走线阻抗、终端匹配、回流路径、供电噪声和PCB布局同样是关键因素。
对于高频CMOS时钟,输出频率、负载电容、输出摆幅和边沿速度都会影响动态功耗。占空比偏差本身未必显著增加总功耗,但它可能改变高低电平的平均时间和下游逻辑的开关行为,因此仍应满足系统时钟规范。
示波器是测量晶振占空比最直接的方法。测试时可观察时钟输出波形,并测量高电平时间、低电平时间及完整周期。测量步骤为:
连接时钟输出 → 设置合适电压阈值 → 测量T_H和T → 计算占空比
为获得可靠结果,应注意:
- 示波器带宽和采样率应满足被测时钟频率及边沿速度要求;
- 探头电容和接地线会影响高速时钟信号,宜使用低电容探头或合适的有源探头;
- 测量点应尽量靠近接收端,必要时同时比较源端与负载端波形;
- 按规格书规定的电压阈值测量,避免仅凭波形视觉判断;
- 确认输出负载与实际应用一致。
频谱分析仪可用于观察时钟信号的基波、谐波和杂散成分,辅助分析占空比失真及信号完整性问题。但频谱仪并不是占空比的首选直接测量工具。对于高频、低抖动或差分时钟信号,可结合高带宽示波器、相位噪声分析仪及频谱仪进行综合评估。
选型时,建议按照下游芯片或接口的时钟输入要求确定占空比范围。
- 通用MCU和数字逻辑:通常选择接近50%的CMOS或LVCMOS时钟输出。
- 双边沿采样和高速数字接口:应重点关注占空比失真、抖动和最小高低电平时间。
- 差分时钟应用:除占空比外,还应确认交叉点电压、摆幅、共模电压和抖动指标。
- EMI敏感设备:应结合占空比、边沿速率、输出摆幅、终端匹配和PCB布局共同优化。
不一定。50%是理想状态,实际产品通常会给出允许范围,例如45%~55%。不同频率、输出逻辑、电压和负载条件下的规范可能不同,应以规格书为准。
无源晶振两端通常是模拟振荡信号,不能按数字方波的方式直接定义占空比。应在芯片时钟输出端或整形后的数字时钟节点测量。
不一定。占空比偏差会改变谐波分布,但EMI是否超标还与边沿速率、布局、接地、供电、屏蔽和整机结构有关,需要通过实际测试判断。