高速系统通常不会直接使用高频晶振，而是采用稳定的低频晶振作为PLL参考时钟，再通过锁相环（PLL）倍频生成目标高速时钟。这种方案可以在兼顾频率稳定性、相位噪声、制造难度和系统成本的同时，获得数百MHz甚至GHz级的高速时钟，因此广泛应用于通信设备、处理器、高速接口和频率合成系统。

一、为什么不直接使用高频晶振？

石英晶振的工作原理建立在石英晶体的机械谐振特性之上。晶体频率越高，对晶片厚度、切割角度、加工精度和封装工艺的要求通常越高。例如，几十MHz以内的石英晶振已经具有非常成熟的制造工艺，可以获得较好的频率稳定性、相位噪声和批次一致性。而随着工作频率继续提高，晶片加工和封装难度增加，器件也更容易受到温度、应力、寄生参数和电源噪声等因素影响。在高速系统中，与其直接制造一个非常高频的石英晶振，不如先采用一个性能成熟、稳定性较高的参考晶振，再利用后级电路完成频率提升。

二、PLL如何把低频晶振变成高速时钟？

PLL（Phase-Locked Loop，锁相环）是一种常用的频率合成电路，可以将低频参考时钟转换成更高频率的系统时钟。典型的PLL结构包括参考时钟、鉴相器、环路滤波器、压控振荡器（VCO）以及分频器。例如，系统使用25MHz晶振作为参考频率，通过PLL设置一定的倍频和分频关系，就可以生成100MHz、200MHz、500MHz甚至更高频率的时钟。

25MHz参考晶振 → PLL → 100MHz系统时钟

或

25MHz参考晶振 → PLL → 500MHz高速时钟

PLL并不是简单地把晶振输出波形“放大”，而是通过反馈控制让内部振荡器与参考时钟保持固定的频率关系，从而实现稳定的频率合成。

三、为什么低频晶振更适合作为PLL参考源？

低频晶振通常具有成熟的工艺和较好的频率稳定性，可以作为整个系统的“频率基准”。PLL负责完成高频生成，而晶振主要负责提供准确、稳定的参考。这种分工可以降低对高频石英晶体本身的要求，同时让高速时钟生成更加灵活。例如，同一颗25MHz参考晶振，通过不同PLL参数可以生成100MHz、125MHz、250MHz等不同系统时钟，不需要针对每一种目标频率分别设计一颗高频晶振。

四、倍频为什么会关注相位噪声？

在高速时钟系统中，频率准确并不代表时钟质量一定好。相位噪声和抖动同样非常重要。尤其是在高速通信、SerDes、射频和数据转换系统中，时钟边沿的微小变化都可能影响系统的采样裕量和误码性能。PLL虽然可以产生高速时钟，但参考晶振本身的相位噪声也会影响最终输出。

在需要频率合成的系统中，不能只关注“晶振是多少MHz”，还需要关注频率稳定度、相位噪声、抖动、输出波形以及电源噪声性能。对于高速系统而言，一个低相位噪声的参考晶振往往比单纯追求更高的晶振频率更加重要。

五、温度变化时，为什么需要TCXO？

如果设备工作在温度变化明显的环境中，普通晶振的频率会随着温度变化产生漂移。例如户外通信设备、工业控制设备、基站和导航设备，在较大的温度范围内运行时，参考晶振的频率稳定性会直接影响PLL输出时钟。这时可以使用TCXO温补晶振作为PLL参考源。TCXO通过温度补偿电路对晶体的温度频率特性进行修正，使参考频率在较宽的温度范围内保持更高的稳定性。

实际选型可以根据系统需求进行区分：

普通晶振：适合对温度稳定性要求不高的通用系统。

低相位噪声晶振：适合高速通信、频率合成和对抖动敏感的系统。

TCXO温补晶振：适合工业、户外通信、导航等对温度稳定性要求较高的系统。

OCXO恒温晶振：适合对频率稳定度和短期稳定性要求极高的高端频率基准系统。

六、低频晶振并不意味着最终时钟速度低

低频晶振指的是参考源频率，而不是系统最终运行频率。

25MHz晶振 → PLL ×20 → 500MHz

40MHz晶振 → PLL ×25 → 1GHz

100MHz参考时钟 → PLL → GHz高速时钟

在高速处理器、通信芯片和FPGA等系统中，外部晶振更多承担的是“提供稳定参考”的作用，而真正的高速时钟通常由芯片内部的PLL、DLL或其他时钟管理电路产生。

七、高速系统中的晶振应该怎么选？

高速系统选择参考晶振时，不建议只根据目标时钟频率反向选择同频晶振，而应该从整个时钟链路分析。如果系统主要关注频率准确度，应重点关注晶振的频率稳定度和温度特性；如果系统对高速接口、ADC/DAC或SerDes性能要求较高，则需要进一步关注相位噪声和抖动。

普通高速数字系统：采用低相位噪声的CMOS晶振作为参考源；

差分时钟的系统：可以选择LVDS、HCSL等输出形式。

当设备需要在较宽温度范围内保持稳定运行时，可以进一步选择TCXO温补晶振。KOAN晶振提供多种低噪声晶振和TCXO温补晶振方案，包括CMOS、LVDS、HCSL、True Sine、Clipped Sine等输出形式，以及1612、2016、2520、3225、5032、7050等不同尺寸，可根据PLL参考时钟、通信设备和高速数字系统的具体需求进行选型。