对于无源晶体，由于晶体两端连接的是MCU内部振荡器的高阻抗节点，通常建议在晶体焊盘和本体下方适当挖空，以减少寄生电容对起振和频率的影响；而有源晶振内部已经完成振荡，PCB上主要是电源、地和时钟输出，因此通常更适合采用连续接地平面，并保证低阻抗回流路径。简单来说：高阻抗起振节点重点减少寄生电容，低阻抗有源时钟重点保证稳定接地。

一、为什么无源晶体通常建议挖空？

无源晶体本身并不会主动产生振荡，它只是利用石英晶体的压电效应和高Q值机械谐振特性，为外部振荡电路提供稳定的频率选择。以MCU常见的Pierce振荡器为例，晶体两端分别连接MCU内部振荡器的两个引脚，外部再连接两个负载电容。此时晶体两端属于高阻抗、低振幅的模拟节点，对PCB寄生参数比较敏感。

如果晶体焊盘下方存在大面积地铜、电源铜皮或其他金属结构，就会形成额外的寄生电容。这些寄生电容会改变振荡回路实际看到的负载条件，从而影响晶体的工作频率和起振裕量。因此，对于无源晶体，PCB布局通常建议：

晶体焊盘下方适当挖空，减少对地寄生电容；

晶体本体下方避免大面积铺地或其他高速铜皮；

晶体与MCU之间的走线尽量短；

XTAL1、XTAL2两条走线尽量对称；

负载电容尽量靠近MCU和晶体放置；

晶体区域远离高速数字信号、电源开关节点等噪声源。

需要注意的是，“挖空”并不是说晶体周围完全不能接地。晶体本体和关键走线区域减少不必要的对地寄生电容，同时在外围设置接地保护区域，以降低外部噪声耦合。

二、PCB寄生电容为什么会影响晶振？

对于无源晶体，负载电容CL是选型和电路设计中的重要参数。实际负载还会受到MCU引脚电容、PCB走线电容、封装寄生电容以及外部负载电容等因素影响。

CL ≈ C1×C2/(C1+C2) + Cstray

其中Cstray就是PCB和器件产生的寄生电容

因此，如果晶体下方存在较大的地铜，就可能增加Cstray，使实际负载偏离设计值。晶体布局不能只看晶体离MCU的距离，还需要考虑焊盘、走线以及周围铜皮所形成的寄生参数。

三、无源晶体不挖空一定不能工作吗？

不一定。

在一些低频晶体、驱动能力较强的MCU或者设计裕量较大的系统中，即使晶体下方没有完全挖空，电路仍然可能正常起振。如果寄生电容较大，可能造成频率偏移、起振时间增加、起振裕量下降，甚至使不同PCB版本或不同批次产品之间出现一致性差异。对于对时钟精度和可靠性要求较高的产品，与其依赖电路本身的裕量，不如在PCB设计阶段主动控制寄生参数。

四、有源晶振为什么通常建议铺地？

有源晶振与无源晶体的电气结构完全不同。有源晶振内部已经集成了石英晶体、振荡电路、放大器、波形整形和输出缓冲等功能。振荡过程已经在晶振内部完成。PCB上看到的通常是VCC、GND、OUT以及OE、EFC等控制引脚。PCB上的时钟输出节点不再是无源晶体那种高阻抗起振节点，而是经过内部驱动电路处理后的时钟信号。建议：

晶振本体下方保持连续接地；

GND引脚使用短而直接的接地路径；

电源去耦电容尽量靠近VCC引脚；

输出时钟走线尽量短，并根据输出类型进行阻抗控制；

避免时钟线跨越地平面分割；

远离强噪声源和高速开关节点。

五、TCXO、VCXO、OCXO需要接地

对于普通CMOS有源晶振，稳定的电源和地已经非常重要。而对于TCXO、VCXO和OCXO等高稳定度晶振，内部还可能包含温度补偿、频率调谐、模拟控制以及恒温控制等电路，对电源噪声和地阻抗更加敏感。例如TCXO内部需要根据温度变化进行频率补偿；VCXO需要通过控制电压改变输出频率；OCXO内部还包含恒温控制电路。如果PCB地平面不连续、回流路径过长或者接地阻抗较大，可能增加电源和地噪声，并进一步影响相位噪声、抖动以及频率稳定性。因此，高稳定度晶振通常更适合采用完整、连续的接地设计。

六、无源晶体和有源晶振PCB布局对比

无源晶体：检查晶体CL、MCU内部振荡器参数、负载电容、ESR和驱动能力，再确定PCB挖空范围。通常建议挖空。

有源晶振：重点确认VCC、GND、输出波形、负载、阻抗匹配以及去耦设计。通常建议铺地。

八、KOAN晶振

KOAN晶振提供无源晶体和有源晶振产品，覆盖不同频率、封装尺寸和输出形式，可根据MCU时钟、通信、工业控制及高稳定度时钟等应用提供相应的晶振选型方案。在PCB设计阶段，如果您无法确定晶体区域应该挖空还是铺地，建议结合具体晶振型号、MCU型号、晶体CL和PCB结构进行分析，而不是仅根据器件外观判断。若您需要针对具体应用的晶振选型建议和技术支持，欢迎联系我们。KOAN提供多种规格尺寸及现货产品，满足不同电子系统的时钟需求。

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