晶振是电子系统中重要的频率基准元件。石英晶体由于具有高Q值和优异的频率稳定性，可以产生非常精准的周期性振荡信号。但是，在实际应用中，一个系统通常需要多个不同频率的时钟信号。例如，MCU可能需要几十MHz工作频率，而通信系统可能需要GHz级高速时钟。那么，一个固定频率的晶振如何产生不同频率的时钟信号？

一、晶振分频 Divider

分频是将输入频率降低的技术。N分频表示将原始频率降低为原来的1/N，同时输出信号周期变为原来的N倍。例如：100MHz经过10分频后，可以得到10MHz时钟信号。石英晶体加电后，由于压电效应产生机械振动，并输出固定频率的周期性电信号。当高频时钟信号进入分频器（Frequency Divider）后，分频器通过数字逻辑电路对输入脉冲进行计数，将高频信号转换为较低频率信号。

分频具有电路简单、稳定性高的特点，因此在数字系统中被广泛使用。

二、晶振倍频 Multiplier

倍频是将输入频率提高的技术。N倍频表示将输入频率提高N倍，同时输出信号周期缩短为原来的1/N。例如：10MHz经过10倍频后，可以得到100MHz时钟信号。现代通信系统通常需要GHz级甚至更高频率的信号源。但是，直接提高石英晶体的基础频率存在一定限制。虽然LC振荡器可以产生较高频率，但是其Q值较低，频率稳定性不足。而石英晶振虽然具有非常高的频率稳定度，但是基频通常较低。因此，现代通信系统通常采用频率合成技术，例如PLL（Phase Locked Loop，锁相环），利用低频高稳定晶振产生高频时钟信号。

三、PLL锁相环频率合成技术

PLL（Phase Locked Loop）是一种闭环反馈控制系统，可以通过低频参考信号产生稳定的高频输出。典型PLL电路主要由以下部分组成：

鉴相器 Phase Comparator：鉴相器负责比较输入参考频率和反馈信号之间的频率以及相位差，并产生误差信号。

回路滤波器 Loop Filter：回路滤波器对误差信号进行处理，转换成稳定的控制电压。

压控振荡器 VCO：VCO（Voltage Controlled Oscillator）根据输入控制电压调整输出频率，是PLL产生高频信号的核心部分。

反馈分频器 Feedback Divider：反馈分频器将VCO输出的高频信号降低到参考频率范围，再反馈给鉴相器进行比较。

通过不断调整，PLL最终使输出频率与参考晶振保持稳定关系。

四、PLL如何将4MHz晶振倍频到40MHz？

假设系统采用KOAN 4MHz晶振作为参考频率，希望通过PLL产生40MHz输出。PLL中的VCO首先产生一个接近目标值的频率，例如35MHz。随后，反馈分频器进行10分频：35MHz ÷ 10 = 3.5MHz。该信号与参考晶振4MHz进行比较。

由于反馈频率低于参考频率，鉴相器检测到频率误差，并输出误差信号。误差信号经过回路滤波器处理后，调整VCO控制电压，使VCO输出频率逐渐升高。

例如：38MHz ÷ 10 = 3.8MHz → 低于4MHz → PLL继续调整 → 经过多次反馈修正后 → 40MHz ÷ 10 = 4MHz。

反馈信号与参考晶振频率一致，PLL进入锁定状态，最终输出稳定的40MHz时钟信号。

五、系统同时需要50MHz和100MHz时，选择哪个晶振？

在设计时，如果系统同时需要50MHz和100MHz两个时钟频率，通常优先选择100MHz晶振，然后通过分频得到50MHz。原因是：分频后的时钟信号质量通常优于倍频信号。分频电路结构简单，只需要数字计数逻辑即可实现，而倍频需要增加PLL、鉴相器、回路滤波器、VCO等复杂电路。同时，倍频过程中会引入额外的相位噪声（Phase Noise）和抖动（Jitter），影响时钟质量。因此，在满足成本和设计要求的情况下，选择较高频率晶振并进行分频，通常可以获得更好的时钟稳定性。

KOAN晶振频率解决方案

KOAN提供多种石英晶振产品，为不同频率需求提供稳定可靠的时钟源。

- 晶体谐振器（KX系列）适用于MCU、消费电子、工业控制等基础时钟应用；

- 时钟振荡器（KS系列）内部集成振荡电路，可直接输出CMOS、LVDS、HCSL等多种时钟信号；

- 温补晶振（KT系列）通过温度补偿技术提高频率稳定性；

- 高频晶振和低相噪晶振适用于通信设备、高速数据传输以及精密频率系统。通过分频、倍频以及PLL频率合成技术，低频高稳定晶振可以满足现代电子系统对于高精度、多频率时钟信号的需求。