PLL（Phase-Locked Loop，锁相环）是一种常用的频率合成电路，可以将低频参考时钟转换成更高频率的系统时钟。典型的PLL结构包括参考时钟、鉴相器、环路滤波器、压控振荡器（VCO）以及分频器。例如，系统使用25MHz晶振作为参考频率，通过PLL设置一定的倍频和分频关系，就可以生成100MHz、200MHz、500MHz甚至更高频率的时钟。

25MHz参考晶振 → PLL → 100MHz系统时钟

或

25MHz参考晶振 → PLL → 500MHz高速时钟

PLL并不是简单地把晶振输出波形“放大”，而是通过反馈控制让内部振荡器与参考时钟保持固定的频率关系，从而实现稳定的频率合成。