晶振能否稳定起振、输出准确频率，不仅取决于晶振本身的性能，还与外围电路设计有关。其中，负载电容、电阻以及PCB布局都会直接影响频率精度、起振时间、相位噪声和长期稳定性。

电容在晶振电路中的作用

对于无源晶体而言，外围负载电容（Load Capacitance，CL）是决定振荡频率的重要因素。通过合理选择电容值，可以使晶振工作在标称频率附近，同时保证良好的起振性能和频率稳定性。晶振实际工作的负载电容并不是外接电容C1、C2的简单数值，而是由外部匹配电容、芯片输入电容以及PCB布线产生的杂散电容共同决定。一般来说，PCB杂散电容（Cstray）约为4～6pF，如果布线过长或设计不合理，杂散电容会进一步增大，从而影响频率精度。

负载电容与有载谐振频率之间存在对应关系：FL = Fr + Ts × (CL + Cstray)

其中：FL有载谐振频率、Fr晶体谐振频率、Ts晶体牵引率（Pullability）、CL负载电容、Cstray杂散电容。

C1、C2如何选择？

在最常见的皮尔斯振荡器（Pierce Oscillator）中，晶体两端分别连接匹配电容C1和C2，与MCU或振荡IC内部反相器共同组成振荡电路。C1、C2主要有三个作用：

建立晶体所需的负载电容，使晶振工作在标称频率；

满足振荡电路的相位条件，提高起振成功率；

对高频噪声起到一定的滤波作用，提高时钟信号质量。

通常情况下，C1和C2取相同数值。实际电容大小需要结合晶振规格书中的CL以及PCB杂散电容进行计算，而不是直接等于CL。例如：

- 当晶振CL为12.5pF时，通常选择15～18pF左右的匹配电容；

- 当晶振CL为9pF时，一般选择约12pF的匹配电容。

如果通过调整外围电容仍无法满足频率要求，可考虑更换不同负载电容规格的晶体，由晶振供应商提供对应CL型号。

电阻在晶振电路中的作用

反馈电阻 Rf

大多数MCU或时钟芯片内部采用反相放大器作为振荡核心，为了使放大器工作在线性区域，通常需要在输入端和输出端之间并联一个反馈电阻Rf。Rf能够建立直流偏置，使放大器保持在线性放大状态，从而满足晶体持续振荡的条件。常见参考值为：kHz音叉晶体约10MΩ、MHz晶体约1MΩ。部分芯片已内置反馈电阻，此时无需外接。如果没有加Rf，晶振电路也可能会起振，但存在不起振或者停振的隐患。

串联电阻 Rd

Rd通常串联在晶振输入或输出端，其主要作用是控制驱动能力。如果晶振受到过大的激励功率，会使晶片振动幅度过大，引起频率漂移、老化加快，严重时甚至损坏晶片或电极。通过适当增加Rd，可以降低驱动功率，使激励电平控制在规格书允许范围内，提高晶振长期可靠性。Rd的具体阻值没有固定标准，需要根据振荡IC驱动能力、晶体ESR以及实际Drive Level综合调整。

如何提高晶振电路稳定性？

稳定的振荡电路不仅依赖高品质晶振，更需要合理的外围设计。

1. 负载电容：使实际负载电容接近晶振规格书规定的CL值，以获得准确的输出频率。如果频率偏低，可适当减小外接电容；如果频率偏高，适当增加外接电容。负载电容越大，振荡裕量越小，起振速度也可能变慢。

2. 反馈电阻和限流电阻：保证晶振可以可靠起振，也不会因驱动过强而影响寿命。

3. PCB设计：晶振应尽量靠近MCU或振荡芯片放置，走线保持最短且对称，避免靠近高速信号、电源开关节点和强电磁干扰区域，以减少杂散电容和噪声耦合。

电容、电阻如何影响相位噪声？

晶振电路的相位噪声不仅与晶体本身品质有关，也受到外围电路设计影响。晶体自身的Q值越高，近端相位噪声越低；而远端相位噪声则更多受到振荡IC性能、负载电容以及外围电路设计的影响。适当增加匹配电容，有助于提高振荡电路的在线Q值，改善远端相位噪声；而较低的负载电容则更有利于降低近端相位噪声。在实际设计中，需要综合考虑频率精度、起振裕量、功耗以及相位噪声等多个因素，而不是单纯追求更大或更小的负载电容。

KOAN晶振

合理选择电容、电阻及外围参数，是保证晶振稳定工作的关键。好的电路设计不仅能够提高起振成功率，还能改善频率精度、相位噪声及长期可靠性。KOAN晶振提供丰富的无源晶体和有源晶振产品，可根据客户应用需求推荐合适的负载电容、驱动电路及外围参数，并配备E5052B信号分析仪、S&A280B、S&A250B等测试设备，对频率稳定性、相位噪声、激励功率及可靠性进行全面验证，为客户提供高性能时钟解决方案。