无源晶振，也称晶体谐振器，本身不含独立起振电路，需配合MCU、芯片或外部振荡电路使用。对比有源晶振，无源晶振通常成本更低、可选频点更多，但对外围电路的匹配要求更高。当负载电容（Load Capacitance，CL）不匹配时，无源晶振可能导致频率偏移增大、频率稳定性下降，甚至出现不起振或起振不稳定的情况。

什么是无源晶振？

无源晶振指各类晶体谐振器系列，例如kHz晶体和MHz晶体。它需要由外部芯片内部或外接的振荡电路提供起振条件，才能输出稳定的时钟信号。无源晶振的核心优势是成本较低、应用灵活；但在设计中，必须根据晶振规格书中的标称负载电容，合理匹配外围电容C1、C2，并控制PCB走线和芯片管脚产生的寄生电容。

什么是晶振频偏？

频偏是指晶振实际输出频率与标称频率之间的差值。频偏通常以ppm（百万分之一）表示。

影响频偏的常见因素包括温度变化、工作电压变化、负载电容变化、PCB寄生电容、芯片振荡器参数及驱动能力、晶振自身频率容差和老化特性。

频偏计算公式

频偏的计算公式如下：

频偏（ppm）=（实际频率－标称频率）÷标称频率×10⁶

例如，某晶振标称频率为12MHz，实测频率为11.99998MHz：

频率差值 = 12MHz－11.99998MHz = 0.00002MHz

频偏 = 0.00002÷12×10⁶ ≈ 1.67ppm

该12MHz晶振的频偏约为1.67ppm。需要注意的是，频率高于标称值时为正频偏，低于标称值时为负频偏。实际应用中，频偏是否满足要求还需结合晶振规格书的频率容差、温度特性及系统时钟精度要求综合判断。

什么是晶振负载电容？

负载电容是晶振两个引脚之间看到的有效电容，通常以pF为单位。它是影响晶振实际工作频率和起振条件的重要参数。

在常见的皮尔斯振荡器电路中，晶振两端分别通过匹配电容C1、C2接地。除外加电容外，PCB走线、芯片管脚和晶振管脚也会产生寄生电容。其中：

Cs：晶体两个管脚之间的寄生电容，也称杂散电容；

Cd：晶体振荡电路输出端到地的总电容，包括PCB走线电容、芯片管脚寄生电容和外加匹配电容CL2；

Cg：晶体振荡电路输入端到地的总电容，包括PCB走线电容、芯片管脚寄生电容和外加匹配电容CL1。

负载电容计算公式

常见晶振电路中，负载电容CL可按以下公式估算：

其中：C1、C2：晶振两端的外围匹配电容；Cstray：杂散电容，包含芯片管脚、PCB走线和焊盘等寄生电容，通常需要结合实际PCB设计和芯片资料估算。

当C1=C2=C时，公式可简化为：

CL = C÷2+Cstray

例如，晶振标称负载电容为12pF，估算杂散电容为2pF，则外围电容可初步计算为：

C = 2×（12pF－2pF）=20pF

因此，C1和C2可优先选用20pF，再通过实测频率、起振裕量和EMC表现进行微调。

负载电容对频率和起振的影响

负载电容会直接影响晶振的工作频率。一般来说，在晶振允许的调频范围内：

- 负载电容增大，输出频率通常会降低；

- 负载电容减小，输出频率通常会升高；

- 负载电容偏离规格书标称值过多，可能导致频偏增大；

- 外围电容过大，还可能降低起振裕量，增加不起振风险。

C1和C2的作用是与晶振及芯片内部振荡电路共同形成稳定的谐振条件，使系统输出尽可能接近标称频率的时钟信号，同时抑制部分高频干扰和杂波。实际设计中，建议优先按照芯片原厂推荐电路进行布局和选值，并注意以下事项：

C1、C2尽量靠近晶振和芯片管脚放置；

晶振走线应短、对称、避免跨分割地；

避免晶振区域靠近高速信号、开关电源和强干扰器件；

结合芯片手册中的内部寄生电容参数修正计算结果；

必要时通过实测频率和起振时间进行电容微调。

KOAN无源晶振常用负载电容

选型时，应确认晶振规格书中的标称负载电容，并结合MCU或芯片的振荡器电路、PCB寄生参数及实际频率要求选择对应产品。KOAN无源晶振常用负载电容如下：

- kHz晶体：6pF、7pF、9pF、12.5pF

- MHz晶体：8pF、9pF、12pF、15pF、18pF、20pF

常见问题

无源晶振的负载电容可以随意选择吗？

不可以。负载电容应尽量匹配晶振规格书中的标称CL值。偏差过大可能引起频偏增大、起振不稳定或时钟精度下降。

C1和C2必须相等吗？

多数应用中可先设为相等，便于计算和布局。但若芯片输入、输出端寄生电容差异较大，也可以根据实际情况调整C1、C2，使等效负载电容满足晶振要求。

晶振频率不准时，应优先检查什么？

建议依次检查晶振型号和标称CL、C1/C2电容值、PCB寄生电容、芯片推荐电路、测试探头带来的附加电容，以及温度和电压条件。