随着消费电子、可穿戴设备、物联网、汽车电子和通信模块持续小型化，晶振封装也从传统插件式封装逐步发展到3225、2520、2016甚至更小的贴片尺寸。实际性能取决于晶体的ESR、Q值、负载电容、允许驱动电平、振荡IC能力、电源质量和PCB布局。小型化设计的重点，是在尺寸、功耗、起振裕量和时钟性能之间取得平衡。

小型化晶振会影响起振时间吗？

起振时间是指晶振从上电到建立稳定振荡所需的时间。对于无源晶振，起振性能主要由晶体谐振电阻、芯片振荡器的负阻裕量、负载电容、供电电压和温度共同决定。

ESR与起振时间

在其他条件相同的情况下，晶体谐振电阻ESR较低，意味着振荡回路损耗较小，芯片更容易提供足够的起振裕量。小尺寸晶体因晶片尺寸和封装空间受限，部分型号的ESR可能高于较大封装产品，因此对MCU或振荡IC的驱动能力要求更高。但这不是绝对规律，具体应以晶振规格书中的最大ESR和芯片允许的ESR范围为准。

负阻与起振裕量

负性阻抗，即负阻，是振荡器克服晶体损耗并维持振荡的能力。若振荡器负阻裕量不足，小型晶振可能出现：起振时间延长；低温或低电压下不起振；温度变化后振荡不稳定；老化后起振裕量下降。

小型化晶振会影响相位噪声吗？

相位噪声反映时钟在频域中的短期频率不稳定性。近端相噪通常与晶体Q值、ESR、机械应力和振荡IC闪烁噪声有关；远端相噪则更受振荡IC宽带噪声、电源噪声、输出缓冲器和PCB布局影响。

Q值与晶振尺寸

高Q值晶体具有较好的频率选择性和较低损耗，通常有利于降低近端相位噪声。小型化晶体受结构和封装限制，可能在Q值、ESR或机械应力敏感度方面面临更多设计挑战。但小封装并不等于低Q值。通过合理晶片设计、封装工艺和低噪声振荡电路，小尺寸晶振同样能够满足低相噪应用需求。

负载电容与相位噪声

负载电容CL会影响工作频率、牵引灵敏度和负阻裕量。CL过小可能使频率更容易受到寄生电容影响；CL过大则可能降低负阻裕量并延长起振时间。负载电容的首要原则是匹配晶振规格书的标称CL。不能简单认为减小CL一定降低近端相噪，或增大CL一定改善远端相噪。应在实际PCB、供电和温度条件下测试相噪表现。

电源与电路设计

低噪声振荡IC、低噪声LDO、就近去耦和合理接地，有助于减少电源噪声耦合到振荡回路。对于有源晶振、PLL和时钟缓冲器，供电完整性对远端相噪尤其重要。

小型化晶振会影响抖动吗？

抖动是时钟边沿在时域中的时间波动。它与相位噪声相关，但两者的表达方式和测试方法不同。晶振封装小型化可能使器件更接近高噪声电源、高速数字信号或射频模块，也可能使PCB布局更紧凑，从而增加噪声耦合风险。影响抖动的常见因素包括：

电源纹波和地噪声；

振荡IC和输出缓冲器噪声；

开关电源、射频模块和高速信号干扰；

输出负载、端接和走线反射；

温度变化、机械振动和封装应力；

测试探头、夹具和终端方式。

因此，降低抖动的关键不只是选择更大或更小的晶振，而是保证电源干净、时钟走线合理、输出负载匹配并远离噪声源。

小尺寸晶振如何正确选型？

选择小型化晶振时，应重点确认以下参数：

封装尺寸是否满足PCB空间要求；

标称频率、频率容差和温度稳定度；

最大ESR是否低于芯片振荡器允许范围；

标称负载电容CL是否与外围电路匹配；

最大允许驱动电平是否满足；

起振时间和最低工作电压要求；

相位噪声、抖动及输出逻辑类型；

工作温度、振动冲击及可靠性要求；

有源晶振的供电电压、输出负载和功耗。

若系统负载较大、时钟频率较高或对起振裕量要求严格，可选择驱动能力更强的振荡IC、低ESR晶体或有源晶振方案。需要注意的是，驱动能力由振荡IC或有源晶振输出缓冲器提供，而不是由晶体封装尺寸直接决定。

KOAN小尺寸晶振选择

KOAN可提供多种小尺寸有源晶振和低相噪时钟方案：

具体频率范围、供电电压、输出逻辑、相噪、抖动及温度等级，请以对应型号规格书为准。

常见问题

小型化晶振一定比大尺寸晶振起振慢吗？

不一定。小尺寸晶体可能具有较高ESR，但起振时间还取决于芯片负阻裕量、负载电容、温度和供电条件。应以实际规格和全温测试结果判断。

小型化晶振一定会导致相位噪声变差吗？

不一定。相位噪声由晶体、振荡IC、电源和PCB共同决定。高品质小型晶振配合低噪声电路，同样可以满足低相噪应用需求。

选择较大封装就一定有更强驱动能力吗？

不一定。无源晶体不直接提供驱动能力，驱动能力主要来自芯片内部振荡器或有源晶振输出缓冲器。较大封装可能在ESR、功率承受能力或机械稳定性方面具有优势，但仍需按具体型号比较。