石英晶振是电子设备的重要时钟基准，广泛应用于单片机、CPU、通信设备、工业控制、汽车电子以及网络设备等领域。它能够产生稳定的时钟信号，为处理器和数字电路提供统一的工作节拍。对于工程师而言，标称频率（Nominal Frequency）是晶振选型时最重要的参数之一。频率不仅决定了系统运行速度，也直接影响数据处理能力、通信精度以及整体性能。那么，晶振的频率究竟由哪些因素决定？当系统需要更高、更稳定的输出频率时，又有哪些实现方案？

石英晶片决定了晶振的基础频率

晶振的核心是石英晶片。石英材料具有压电效应，在电场作用下能够产生稳定的机械振动，而这种机械振动对应着固定的谐振频率。晶体的谐振频率主要由以下几个因素决定：

晶片厚度

晶片尺寸

晶体切型（AT切、SC切等）

振荡模式（基频或泛音）

其中，晶片厚度对频率影响最为直接。通常情况下，晶片越薄，其振动频率越高；晶片越厚，振动频率越低。例如，同一种切型下，要制造100MHz晶体，需要比40MHz晶体更薄的石英晶片。然而，随着晶片不断变薄，加工难度会明显增加，同时机械强度下降，生产过程中更容易发生破裂，因此晶片厚度不能无限减小。这也是为什么高频晶振并不是简单地依靠不断减薄晶片来实现。

泛音晶体让晶振获得更高频率

当需要几十MHz以上甚至上百MHz的稳定频率时，仅依靠基频振荡往往已经无法满足要求。此时，通常会采用泛音振荡技术。泛音晶体仍然采用基频晶片制造，但通过特定的振荡电路，使晶体工作在三次、五次甚至更高次奇次泛音模式。例如：

20MHz基频晶体

五次泛音工作

输出频率即可达到100MHz

这样既避免了超薄晶片带来的制造困难，又能够获得较高且稳定的输出频率。需要注意的是，泛音晶体通常需要外围电感、电容组成专用振荡电路，才能稳定工作在目标泛音模式。如果外围电路设计不合理，晶体可能回到基频振荡，而无法输出预期频率。因此，高速通信、射频设备以及频率合成系统中，大量采用泛音晶体作为高频时钟源。

什么因素会影响晶振频率稳定性？

除了标称频率之外，实际应用中更加重要的是频率稳定性。晶振在长期运行过程中，其输出频率会受到多种因素影响，包括：

温度变化： 石英晶体会随着环境温度变化产生温漂，不同切型具有不同的温度特性。AT切晶体适用于大多数工业应用，而SC切晶体则具有更优异的温度稳定性，因此常用于OCXO恒温晶振等高精度产品。

负载电容：并联谐振晶体的工作频率是在指定负载电容条件下校准的。如果实际电路中的负载电容与规格书不一致，就会产生频率偏移，并影响起振性能和相位噪声。

激励电平：激励功率过低可能导致起振困难，而过高则可能引起频率漂移、老化加快，甚至损坏晶体，因此应按照规格书推荐的Drive Level进行设计。

PCB布局： 晶振应尽量靠近主控芯片布置，走线保持短且对称，避免高速数字信号、电源噪声以及强电磁干扰影响振荡稳定性。

器件老化： 石英晶体会随着使用时间发生轻微频率漂移，这种现象称为老化（Aging）。高品质晶体经过充分老化处理后，其长期稳定性通常更好。

如何获得更高、更稳定的输出频率？

随着5G通信、数据中心、高速网络、雷达以及卫星通信的发展，系统不仅需要更高的频率，还要求极低的抖动和相位噪声。单独依靠石英晶体已经难以满足GHz级时钟需求，因此通常采用锁相环（PLL，Phase Locked Loop）进行频率合成。PLL能够以高稳定度晶振作为参考时钟，通过倍频技术生成数百MHz甚至数GHz的高频信号，同时保持良好的频率准确度。典型PLL主要由以下几个模块组成：

基准晶体振荡器（Crystal Oscillator）

相位频率比较器（PFD/PFC）

压控振荡器（VCO）

环路滤波器（Loop Filter）

PLL持续比较参考时钟与输出信号之间的相位差，并实时调节压控振荡器，使输出频率始终锁定在目标频率，实现稳定、高精度的频率输出。因此，在高速SerDes、PCIe、以太网、无线通信、射频设备以及时钟同步系统中，PLL已经成为实现高频时钟的重要技术。

如何选择合适的晶振方案？

不同应用对频率和稳定性的要求并不相同，因此应根据实际需求选择合适的产品。对于普通MCU、消费电子和工业控制设备，通常采用无源晶体谐振器或CMOS时钟振荡器即可满足需求。对于需要更高温度稳定性的设备，可选择TCXO温补晶振，通过温度补偿电路降低温漂影响。对于导航、通信基站、测试测量等高精度应用，则更适合采用OCXO恒温晶振，以获得更优异的频率稳定性和低相位噪声性能。而在高速通信、数据中心、服务器以及高速接口设计中，则通常结合PLL频率合成器，实现GHz级时钟输出，同时满足高速数据传输对抖动和相位噪声的严格要求。

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